チップレット時代が検証を新たなボトルネックに変える

2026年のTSMC OIPフォーラムで、Siemens EDA、Marvell、TSMCは、マルチダイ3D集積チップを検証する共同アプローチを発表した。デモそのものより重要なのは、その根底にあるシグナルだ。設計の単位はもはやダイではなくなった。

20年間、Mooreの法則はエンジニアがチップを1つのモノリシックな物体として扱うことを可能にした。その前提は崩壊した。先進製品は今や、インターポーザとハイブリッドボンドで接続されたロジック、メモリ、I/Oダイを積層しており、困難な問題はそれらの間の継ぎ目に移行している。熱勾配、ボンド界面を越える信号品質、複数のプロセスノードにまたがるタイミングクロージャは、単一ダイ用に構築されたレガシーツールでは検証できない。検証は、TSMCでテープアウトされたチップレット設計が実際にシステムとして機能するかどうかを決定するチョークポイントになりつつある。ファウンドリ、EDAベンダー、顧客をまたぐ信頼された検証フローを所有する者が、事実上、地球上で最も高価なシリコンの歩留まりとスケジュールを支配する。

戦略的な解釈は、EDAがシステムレベルの分野に統合されつつあり、ファウンドリが縮小するツールベンダーの輪との相互依存を深めているということだ。これは新規参入者への障壁を高め、Siemens、Synopsys、Cadenceなどの既存企業に持続的な影響力を与える。Marvellのようなファブレス企業にとって、ファウンドリのリファレンスフローとの早期連携は、調達の詳細ではなく、競争上の武器となっている。

日本にとって、その意味は明確だ。Rapidusは2nmの野心を先進パッケージングとバックエンド統合に賭けているが、それはまさに後発企業が差別化できる領域だからだ。しかし、3D ICを活用する設計・検証の人材は国内で薄い。日本のデバイスメーカーとその周辺の材料・装置サプライヤーは、パッケージング基板とボンディングで真の強みを持っているが、EDAとチップレット・アーキテクチャのレイヤーはほぼ完全に外国ベンダーの手にある。

日本のSIerや企業エンジニアリングチームにとって、これは半導体の機会を再定義する。短期的な価値はファブの建設ではなく、チップレット設計が要求する検証、熱モデリング、システムレベル検証の能力を確立することにある。今、マルチダイのサインオフフローでエンジニアを訓練し、ファウンドリと連携したEDAエコシステムと早期に提携する企業は、そうしなければ日本のハードウェア復興が輸入しなければならない統合レイヤーとしてポジショニングできる。