Analog Bitsは、TSMC'の2nmクラスプロセス上でアナログおよびミックスドシグナルIPを検証するテストチップのテープアウトを完了し、ローカル電源制御、電源監視、高精度センシングをターゲットとしている。見出しとなる事実は平凡だが、その戦略的シグナルはそうではない。

業界の公然の秘密は、アナログはデジタルのようにスケールしないということだ。各ノード縮小はAIアクセラレーター向けの高密度で安価なロジックをもたらすが、電力供給、電圧ドループ、熱挙動はより簡単にではなく、より困難になる。2nmでは、トレーニングワークロード下で周波数を維持するチップとブラウンアウトするチップの境界線は、地味なブロック群によって支配されている。ダイ全体に散在する低ドロップアウトレギュレーター、ドループ検出器、PVTセンサーだ。これが、新しいノードでのIP検証がノードそのものよりも重要な理由である。数千万ドルをテープアウトに投じるファブレス設計者は、これらのセルがシミュレーションではなくシリコン上で動作する証拠を必要とする。テストチップは、誰が実際に最先端で出荷できるかを決定するリスク低減レイヤーであり、そのレイヤーはTSMC'のロードマップと緊密に連携した少数のIPベンダーによって管理されている。AI半導体における競争上の堀は、静かに純粋なロジック密度から電源インテグリティとオンダイテレメトリーへとシフトしている。

日本にとって、これはRapidusの命題に直接関わる。北海道に2nmファブを立ち上げることは野心の目に見える半分であり、目に見えない半分は、国内設計エコシステムが先端ノードを使用可能にするアナログおよびミックスドシグナルIPにアクセスできるかどうかである。成熟したIPとテストチップのサプライチェーンがなければ、自国ファブは顧客のいない生産能力となるリスクがある。Socionextのような日本のカスタムシリコンおよびASICハウス、Renesasの車載グレード設計者、そしてより広範なエッジAIスタートアップ群は、成熟ノードを超えて前進するために、まさにこのクラスのファウンドリ連携アナログIPに依存している。

日本の設計チームや半導体に特化したSIerにとっての実務的な意味合いは、希少なスキルはもはやRTLの人員数ではなく、電力供給とミックスドシグナル統合の専門知識であるということだ。この能力を構築またはパートナーシップで獲得する企業は、日本のファブ野心とその設計サービスの現実との間のギャップを裁定取引できるだろう。2nmを純粋なロジック問題として扱う企業は、遅く高くつく形で、誰も予算化しなかった部分でチップが失敗することを発見するだろう。