5nm以下のロジック半導体における静かな真実は、もはやトランジスタがボトルネックではないということだ。バックエンド配線層がそうなのである。2nmに向けて金属配線ピッチが縮小するにつれ、層間を接続するビアが支配的な故障モードとなる。単一ビア接続はエレクトロマイグレーション、応力ボイド、開回路を招き、歩留まりを密かに蝕む。短絡耐性を持つ冗長ビアの挿入を自動化することで、信頼性を後工程での修正から設計時最適化へと移行させる。1枚のウェハーが莫大なコストを負う先端ノードでは、ビア完全性のわずかな向上でも良品ダイあたりコストに直結する。

戦略的には、これは設計フローを支配するプレイヤーの grip を強化する。ビア冗長化をネイティブ最適化として組み込むEDAベンダーと、それをPDKに符号化するファウンドリが、かつては部族的な設計知識に宿っていた信頼性価値のより多くを獲得する。これはシリコン版のシフトレフトである。テープアウト前に構造的脆弱性を捕捉し、フィールド故障で代償を払うことを避ける。ファブレス企業や設計サービス会社にとって、これは先端ノードで競争するための専門知識の障壁を下げ、大手設計ハウスが長年享受してきた優位性を平準化する。

日本にとって、この影響は二面性を持つ。日本はRapidusの2nm構想やTSMCの熊本工場を通じて先端ロジックへ再参入しているが、同国の持続的な強みは設計自動化よりも材料・装置にある。配線層の信頼性は日本製インプットに直接依存している。CMP研磨剤、low-k誘電体、メタライゼーション化学物質、成膜装置などだ。従って、ビア品質が所与ではなく競争仕様となるにつれ、その層の企業は恩恵を受ける立場にある。

ギャップは、いつものように、設計側にある。日本のファブレスや組み込みシリコンチーム、自動車や産業IoT向けカスタムチップに参入しているSIerを含め、歴史的には先端ノードの信頼性ハードルを越えるために海外の設計サービスに依存してきた。自動ビア挿入はその計算を変える。DFM専門家の厚い陣容なしに、より小規模な国内チームが物理設計スタックのより多くを所有することを現実的にする。

国内のエンジニアリング組織にとって、教訓はソフトウェアチームがすでに学んだことと同じである。ツールチェーンに組み込まれた信頼性は、後付けの信頼性に勝る。先端ノード設計自動化を外注化された付け足しではなくコア能力として扱う企業が、日本の自動車・ロボティクス部門が益々要求するドメイン特化型シリコンを供給できる位置につくだろう。