2nm以下ではチップレットがデフォルトに――日本のパッケージング戦略

2nmノード以下において、業界はチップが単一のシリコン基板であるという前提を静かに放棄した。レチクル限界、大規模ダイでの歩留まりの崩壊、トランジスタあたりのコスト高騰により、先端製品におけるモノリシックSoCは経済的に非合理となった。その答えは分散化である。先進パッケージングとハイブリッドボンディングを通じて、より小型で特化したダイを縫い合わせ、単一の高性能アセンブリを構成する手法だ。

戦略的な帰結は、価値の移転である。20年間、資金と競争力の源泉はフロントエンドのリソグラフィにあった。今や性能、コスト、差別化要因の増大するシェアはバックエンド――インターコネクト密度、熱設計、基板エンジニアリング、テスト――に存在する。これは競争優位性を再定義する。高歩留まりの3D統合を制する者が、AIアクセラレータやHBM集約型コンピュートのロードマップを制するのだ。また、これは他の領域で見られる二次的圧力、すなわちメモリ価格高騰が消費者デバイスコストに波及する現象も説明する。先端コンピュートと高密度メモリは同じ制約されたパッケージング能力に依存しており、逼迫はスタック全体に波及する。

日本にとって、このシフトは異例に有利である。日本の半導体における強みは、最先端ロジックファブには本来なく、パッケージングが今や中心舞台に押し上げる材料と装置にある。フォトレジスト、ボンディングフィルム、モールド化合物、高級基板、精密ダイシングと研削、テストシステムは、まさにマルチダイアセンブリが需要を倍増させるチョークポイントである。チップレットが主流化するにつれ、日本サプライヤーは汎用的なインプット供給者から、組立ボトルネックの門番へと移行する。

これはRapidusの計算式も再構成する。パッケージングを無視した2nmロジックの野望は不完全である。防御可能な国家戦略は、国内の材料リーダーシップに依拠し、リソグラフィ単独でTSMCを規模で凌駕しようとするのではなく、フロントエンドと先進パッケージングを緊密に結合した提供体制である。

日本企業、SIer、インフラチームにとって、実務的な読み方はコストとリードタイムの計画である。シリコンとメモリのコスト上昇は、サーバー、GPU、クラウド価格に流入し、DXとAIインフラ予算を圧迫する。調達は、ハイエンドコンピュートにおける長期化した認証サイクルと価格変動を前提とし、システム設計――クラウドバースト容量、ワークロード適正化、効率的なモデル展開――において、前サイクルを定義した価格下落曲線に賭けるのではなく、ハードウェア経済が逼迫する際にも耐性を保つよう設計すべきである。