IntelはHigh-NA EUVリソグラフィーで製造されたシリコンの出荷を開始した。これはASMLの次世代装置による初の商用生産品だ。このマイルストーンは製造上の偉業というよりも、先端ノード競争が次にどこへ向かうかに対する戦略的賭けとして重要な意味を持つ。

High-NA EUVは全ての企業にとって参入障壁を高める。装置1台あたり約3億8,000万ドルと、標準EUVのほぼ2倍のコストがかかり、製造できるのはASMLだけだ。これにより資本リスクは少数の購入者―Intel、TSMC、Samsung―に集中する。TSMCは従来型EUVをマルチパターニングで延命できるとして、High-NAへの急速な移行よりも実証済みの歩留まりに賭ける姿勢を公表している。Intelの早期採用はその真逆の賭けだ:先行し、学習曲線を吸収し、それをIntel Foundry顧客への差別化要因として価格に反映させる。両者が大規模に成功することはあり得ない。

真の試練は技術面ではなく商業面にある。Intelのファウンドリー事業の成否は外部からの設計受注にかかっているが、今のところ大口顧客の名前は乏しい。High-NAシリコンの出荷はIntelにマーケティング上の物語と、最も要求の厳しいロジックにおける真の密度優位性を与えるが、Nvidia、Apple、Qualcommのような顧客がファウンドリーを選ぶ基準は歩留まり、良品ダイあたりコスト、パッケージングエコシステムであり、目玉となるリソグラフィー技術ではない。再現可能な歩留まりに転換できないツール面での優位性は、遊休資産と化す。

経営幹部と投資家にとって、3つの示唆が際立つ。第一に、設備投資の規律が競争変数となる:ノードロードマップをHigh-NAに結びつける企業は、歩留まりのつまずきがペナルティとなる支出軌道を約束することになる。第二に、供給の集中が深まる―これらツールに対するASMLの独占は、チップメーカーではなくASML自身を2nm以下時代の真のボトルネックとし、地政学的標的にする。第三に、パッケージングとチップレット戦略が結果を左右する比重が増す:先端トランジスタも先進パッケージングが遅れていれば重要性は薄れる。

推奨される姿勢:ファブレス購入者はHigh-NAを2026年の調達判断ではなく2027〜2028年のオプションとして扱い、歩留まりリスクをヘッジするためTSMCとIntelの両社から調達すべきだ。投資家はリソグラフィーの個別発表よりもIntel Foundryの外部収益と欠陥密度の開示をはるかに注意深く監視すべきだ。装置・材料サプライヤー―ASML、Lam、Applied Materials、フォトレジスト専門企業―はどのファウンドリーが勝利しても価値を獲得するため、この移行に対するよりクリーンなエクスポージャーとなる。