UC Berkeley、Samsung、Intelにまたがる共同研究が、ナノエレクトロメカニカルスイッチとゲインセル型組み込みDRAMの組み合わせを提案し、長年この技術の実用化を制限してきた保持性能の弱点に狙いを定めた。物理学的な意義以上に、戦略的なシグナルとしての重要性が高い。

業界は何年もの間、不都合な真実と共存してきた。SRAMのスケーリングは事実上停滞する一方で、ロジックトランジスタは縮小を続けている。この不整合こそが「メモリウォール」という言葉の真の内容である。AIアクセラレータからモバイルSoCに至るまで、オンチップメモリはダイ面積と電力バジェットの中で増大する割合を占めており、SRAMがスケールしないことは、新しいノードごとにマーケティングが示唆するよりも少ないメモリの恩恵しか得られないことを意味する。ゲインセル型eDRAMは常に魅力的な代替手段であり、より高密度で電力効率が高いが、電荷が漏れ、保持性能が崩壊し、高コストなリフレッシュオーバーヘッドを必要とすることで利点が消えてしまう。これに機械的なゲーティング素子で対処するのは、密度を犠牲にせずに保持性能を獲得しようとする試みである。

競争力の観点から読み取れるのは、メモリアーキテクチャがAIコンピュート経済における決定的な変数に静かになりつつあるということだ。モデルのボトルネックが重みの乗算ではなく移動にあるとき、効率的なオンダイメモリを制御する者が電力エンベロープを制御する。だからこそ、Intelのようなロジックリーダーと、Samsungのようなメモリリーダーが同じ論文に名を連ねているのだ。ここで実行可能な道筋があれば、メモリ帯域幅とリーク電流がすでに運用コストを支配しているAI推論シリコンのコスト構造が再構築されるだろう。ただし警告は深刻である。ナノスケールでの機械的スイッチは、信頼性、耐久性、製造可能性の問題を引き起こし、有望な研究室の結果が量産に至る前に葬り去られることが常である。これを製品ではなく、方向性として扱うべきだ。

日本にとって、その意味合いは見出しとなるデバイスよりもむしろ材料と装置の層に直結する。日本のサプライヤーは、特殊材料から成膜およびエッチング精度に至るまで、エキゾチックなメモリ構造が依存する投入材で優位を占めており、新しい機械的ゲーティングプロセスはその依存性を狭めるのではなく広げることになる。フォトレジスト、CMP、検査のサプライチェーンに属する企業は、より厳格なプロセス制御を要求するあらゆるアーキテクチャから恩恵を受ける立場にある。Rapidus時代の先端ロジック再参入の動きや、より広範な政府補助金政策を含む日本自身のメモリへの野心は、これを差別化が生のトランジスタ数ではなく、メモリとロジックの統合にますます存在することの確認として読み取るべきだ。

日本の企業、SIer、開発チームにとって、実用的な地平線はより長い。誰も実験室段階のeDRAMを中心にシステムを再設計してはいない。しかし、この軌道はインフラプランナーに対し、チップあたりのメモリ効率が、単なるGPU数ではなく、次のサイクルにおけるオンプレミスAIのコストカーブを形成することを示している。AIキャパシティについてクライアントに助言するSIerは、今日の電力と冷却の前提が、将来変化する可能性のある現在のSRAM中心設計に結びついていることを考慮に入れるべきだ。プロセッサロードマップの後付けではなく、メモリアーキテクチャを第一級の計画変数として追跡するチームは、トランジスタ数の直感だけで予算を組んでいるチームよりも、次のデータセンター構築を正確にサイジングするだろう。