Technical University of MunichとIIT Kanpurによる新たな研究は、ナノシートデバイスを垂直に積層する多層CFET設計において、自己発熱と配線寄生素子がいかに性能を損なうかを検証した。この知見が重要なのは、CFETが現在のゲート・オール・アラウンド・トランジスタに続く業界の想定後継技術だからだ。

戦略的な読みはロードマップにとって不都合である。平面方向の微細化が行き詰まれば、垂直方向へ、つまりPFETの上にNFETを積み、さらに層を重ねる計画だった。しかし積層は熱を放散余地の乏しい構造内に閉じ込め、その層間を接続するために必要な高密度のミドル・オブ・ライン配線とバックエンド配線は抵抗と容量を増大させる。言い換えれば、密度を稼ぐ手法が、まさにその密度が提供するはずだった電力効率と性能を損なう。imec、TSMC、Intel、Samsungにとって、これは1nm以下の時代をリソグラフィ競争というより熱・配線エンジニアリング問題として捉え直すことを意味する。パターン密度単独ではなく、バックサイド電源供給、新型低抵抗金属、デバイスレベル熱モデリングへの資本シフトが予想される。

ここには設計コストのシグナルもある。自己発熱が層ごとの熱協調設計を強いれば、EDAとシミュレーション負荷は膨張し、テープアウトサイクルが長期化し、最大手チップ設計チーム以外への参入障壁が高まる。これは最先端ロジックを少数プレイヤーにさらに集中させる。

日本にとって、これは物理的制約が国家的強みに作用する稀なケースだ。日本は最先端ロジック製造では首位ではないが、熱・寄生素子問題がより価値を高める材料・装置レイヤーで圧倒的である。特殊誘電体、フォトレジスト、配線化学材料、精密ダイシング・検査装置。Tokyo Electron、信越化学工業、JSR、レゾナック、ディスコ、SCREENホールディングス、アドバンテストといった企業群は、まさにCFETのボトルネックが戦われる場所に位置している。熱と寄生素子は、材料レベルでそれを解決する者へと交渉力をシフトさせる。

日本の2nmベンチャーであるRapidusは、このような知見を密度指標だけを追う戦略への警告として受け止めるべきだ。後発参入者にとってより持続的な差別化は、国内材料パートナーと連携した熱を意識し配線最適化された統合である。日本のデバイスメーカーと設計・シミュレーションパイプラインを構築するSIerパートナーにとって、早期にマルチフィジックスモデリング能力へ投資することが要点となる。CFET時代の競争課題は、もはやどれだけ小さいかだけでなく、どれだけ熱く、どれだけよく接続されているかである。