注目すべき事実は限定的だが重要である。積層ダイ設計において、負荷近傍に配置された集積型電圧レギュレータは電流密度を低減し、レギュレーション帯域を拡大し、これまで基板が依存してきた膨大なデカップリングコンデンサネットワークを縮小する。

戦略的に重要なのは、これがチップ競争の方向性について何を示唆しているかだ。過去10年間、スケーリング競争はトランジスタ密度を巡るものだった。ロジックとメモリの3D積層においては、より困難な問題は熱的・電気的なものである。電圧降下やホットスポットを生じさせることなく、高層のダイスタックを通じて垂直方向に数百アンペアを供給することだ。AI向けアクセラレータは現在、単一パッケージでキロワット級の電力を消費するため、プロセスノードだけでなく電力供給が、設計の実現可能性を左右するようになっている。集積型レギュレーション、バックサイド電力供給、先進パッケージングがR&D予算と部品表コストにおいて増大する割合を占めることが予想される。これはサプライヤーマップも再編成し、電源管理およびパッシブ部品ベンダーを、基板段階の後付け問題として扱うのではなく、初期アーキテクチャ決定により深く関与させることになる。

日本にとって、これは真の構造的強みを生かす展開となる。最先端シリコンにおける日本の優位性は、ロジックファウンドリ能力よりも、パッケージング基板、材料、パッシブ部品にある。基板・材料サプライヤーと、高周波デカップリングで支配的地位を占めるパッシブ部品メーカーは、電力供給の複雑化が部品価値を高めるため、恩恵を受ける立場にある。Rapidusと2nmクラス及びチップレット組立に向けた国内の広範な取り組みは、電力整合性を後付けではなく第一級の設計軸として扱うべきだ。

日本企業およびSIerにとって、直接的なコードレベルの影響は限定的だが、調達とリスクの影響は無視できない。AIインフラを仕様策定するチームは、アクセラレータのロードマップとサプライチェーンのレジリエンスを評価する際、表面的なトランジスタ数ではなく、パッケージングと電力供給の成熟度を重視すべきだ。電力を早期にアーキテクチャ上の制約として扱う企業は、遅れて発覚した場合に強いられる高コストな再設計を回避できるだろう。