Intelのメッセージは静かに「TSMCを打ち負かす」から「技術では接近しているが、規模で後れを取っている」へと変化した。これは示唆に富む再定義である。数パーセントの性能差は紙の上では回復可能だが、ファウンドリのエコノミクスは量産、歩留まりの成熟、そして複数のノードにわたって構築された顧客からの信頼によって勝敗が決まる。TSMCの堀は単一のトランジスタ指標ではない。それは10年にわたるエコシステムの引力、PDKの安定性、そしてテープアウトが予定通り出荷されるという確信である。Intelが規模の問題を認めるのは正直だが、規模こそがまさに資金とリスクが存在する場所なのだ。

High-NA EUVとバックサイド電源供給を組み合わせる賭けは戦略的に筋が通っている。電源レールをウェハーの裏面に移すことで、Intelは信号層をより清潔に保ち、マージンを侵食するマルチパターニングの体操なしにHigh-NAのより微細な印刷をより強く活用できる。量産で機能すれば、Intelは業界が標準EUVの限界に達するまさにその時に、コストと複雑性の優位性を手に入れる。未解決の問題は、初期のHigh-NAツールが経済的な歩留まりをもたらすかどうか、あるいはIntelがTSMCがプロセスのリスク低減まで意図的に先送りしている最先端装置のリスクを吸収しているのかどうかである。ツールで最初であることは、それで収益を上げることと同じではない。

日本にとって、これはIntelというよりもIntelが依存するサプライチェーンに関することだ。High-NA EUVは、どのファウンドリが勝とうとも、日本のツールメーカーや材料ベンダーにとって宝の山である。Tokyo Electronはデポジションとエッチング、Advantestは先進テスト、そしてフォトレジスト、ウェハー、CMPスラリーの材料基盤は、Intelのものであれその他のものであれ、新しいHigh-NAファブが建設されるたびに規模を拡大する。日本の構造的優位性は、すべての採掘者にツルハシとシャベルを販売していることだ。

より鋭い読み方はRapidusに向けたものだ。日本の2nm野心は、Intelが今公に検証しているのと同じバックサイド電源プラス先進EUVのテーゼに基づいている。Intelが規模のギャップについて率直に語ることは、東京への警告である。主要ファウンドリに追いつくことは、一度達成すれば終わる技術のマイルストーンではなく、何年も何百億ドルもかけて測定される歩留まりと量産の研磨作業なのだ。Rapidusはスライド上のロードマップに合わせることは、ファブフロアの学習曲線に合わせるよりもはるかに容易である。

シリコン依存のロードマップを計画している日本企業やSIerにとって、実用的な教訓は、信頼できるIntel Foundryを近い将来のTSMC代替ではなく、供給多様化のオプションとして扱うことだ。地政学的な集中リスクが高まる中、デュアルソーシングの選択性には実質的な価値があるが、調達と設計チームはIntelの成熟曲線がまだ証明されている最中であり、前提とされていないことを価格に織り込むべきだ。