根本的な論点は限定的だが重要だ。圧縮はテストデータを縮小するが、大規模なAIおよびHPCデバイスにおいては、チップ全体でそのデータを効率的に移動させることが、今や同等のボトルネックとなっている。

ここでの経済性は経営層レベルで過小評価されている。テストは、複雑性の恩恵を受けるのではなく、複雑性に比例してスケールする数少ない半導体コスト項目の1つだ。最先端のAIアクセラレータには数十億個のトランジスタ、広範なマルチダイアセンブリ、高密度なオンチップファブリックが搭載されており、これらの要素はそれぞれ動作確認、分離、診断が必要となる。ユニットあたりのテスト時間が増加すると、テスター処理能力を直接圧迫し、自動テスト装置は資本集約的で容量制約のあるリソースだ。ハイエンドGPUやアクセラレータがすべてすでに供給制限されている市場では、テスト処理能力が、四半期ごとに顧客に届く良品ダイの数量上限の一部となっていることに気づかれていない。

だからこそ、単純な圧縮から階層的接続性への移行が戦略的に重要なのだ。圧縮されたパターンを内部帯域幅を飽和させずに適切なコアに届けられるかどうかが、チップレットや3D積層アーキテクチャでテスト容易化設計がスケールするかを決定する。業界が分散ダイと先進パッケージングへ移行する中、かつてモノリシックチップで実施されていたテストは、現在複数のKGD(既知良品ダイ)チェックポイントにまたがっている。DFTを後回しにする企業は、AIシリコンでマージンが最も高い領域において、歩留まり損失、立ち上げ遅延、診断の盲点という形で代償を払うことになる。

日本にとって、これは防御的な話ではなく、真の強み領域に近い。Advantestは、プローブカード、ハンドラー、テストソケットにおける日本サプライヤーの層の厚さとともに、世界のATE市場を牽引している。AIおよびHPC部品のテスト複雑性の上昇は、その装置基盤の獲得可能価値を拡大するが、ツールが階層的でマルチダイのテストフローに対応し続けられる場合に限られる。リスクは、テストのスケーリングがソフトウェアと方法論主導になることで、これは日本のハードウェアリーダーが歴史的に優位性を持たない領域だ。

日本のチップ設計チームや、国内AIおよび自動車シリコン周辺で台頭するファブレス隣接プレーヤーにとって、実践的な教訓は、テープアウト時ではなく設計サイクルの早期にDFTとテストアーキテクチャに資金を投入することだ。SIerやEDA隣接サービス企業には、ここに真の機会がある。テスト方法論コンサルティング、歩留まり解析、先進パッケージング向け診断ツールは、汎用実装よりも高マージンで防御可能な仕事であり、需要はまさに誰もが追いかけているAI構築によって生み出されている。